三進制時代即將到來!單位面積器件數量可減少37%

2019/7/23 17:17:20      點擊:

近日,由韓國蔚山科技大學Kim Kyung-rok教授領導的研究小組成功研發了世界上第一個大尺寸晶圓上的三進制半導體設計,這對未來開發低功耗和高效能的微芯片有重要的意義。此外,此項研究對促進人工智能,自動駕駛,物聯網和機器人技術的發展有積極意義。 

Kim團隊介紹說,最新的研究表明,目前芯片的制造工藝有機會實現三進制半導體商業化生產,這將引起半導體產業的革命。

三星電子自2017年9月起通過2013年推出的價值1.5萬億韓元(12.7億美元)的研究補助計劃為該研究提供支持。

單位面積可減少37%器件數量!摩爾定律即將到達極限時,三進制半導體給產業帶來曙光

自從20世紀60年代后期,硅基金屬氧化物半導體的場效應晶體管(MOSFET)發明以來,已經按照摩爾定律發展了半個世紀,計算機系統已經得到飛速的發展。但是在2000年以來,硅基半導體的幾何尺寸已經逼近了物理極限,但是通過引入更高性能材料、改善器件結構,已經實現了10nm制程工藝,即每平方毫米1億個晶體管的器件密度。

此外,三星和臺積電兩大半導體廠商通過導入13.5nm極紫外(euv)光刻技術,實現了7nm技術的量產,目前更是在積極推動5nm和3nm工藝的研發。然而,在這之后,僅僅通過工藝的優化,半導體設備將很難進一步縮小尺寸,研發人員也在積極尋找替代硅基半導體的材料。

三進制邏輯計算所處理的信息為“0”、“1”和“2”,理論上三進制邏輯運算相較二進制邏輯運算可以實現單位面積減少37%的器件數量和36%互聯線路。Kim教授研究團隊的實現方法是在非晶態氧化鋅復合納米層中嵌入氧化鋅量子點,并將復合納米層與有機勢壘層結合形成混合超晶格,研制出具有穩定中間態的多值邏輯晶體管。

圖片來源:Nature communications, Kim團隊論文

通過非晶態域選擇性地與量子點共振雜化實現量化離散態雜化,在該局域態下,整個納米層形成能級量化導電態。利用混合超晶格結構,以氧化鋅復合納米層和有機勢壘壁為通道,在晶體管中實現了多進制邏輯晶體管。由于量子化導電狀態的電流飽和,混合超晶格在晶體管中產生多個態。多進制晶體管表現出優異的性能特點、穩定可靠的運行、無電流波動,并且可根據超晶格通道中氧化鋅復合納米層的數目調節狀態,例如二進制、三進制、四進制。

不僅僅停留在紙面,三進制半導體商用可期

在Kim團隊的研究中,主要通過分子層沉積(MLD)和原子層沉積(ALD)來分別制備帶有鋁連接體(Al4MP)的4-巰基苯酚(4MP)分子層和氧化鋅納米層,形成混合有機-無機超晶格薄膜。利用透射電子顯微鏡(TEM)對混合超晶格薄膜進行表征,證實了混合薄膜中單個Al4mp和ZnO納米層達到了預期。

圖片來源:Nature communications, Kim團隊論文

在該制程中應用到的分子層沉積系統(MLD)通過將兩種反應氣體(或者蒸汽)以氣體脈沖形式交替地引入反應器,依靠留在基底表面的吸附分子(如羥基或氨基)進行反應而生成薄膜,是一種高級的有機聚合物薄膜與有機無機雜化膜制備技術,主要適用于有機聚合物薄膜和有機無機雜化薄膜,可以實現每個循環沉積一個分子層,精確控制厚度,可以用于微電子、薄膜封裝、生物芯片等諸多領域。

原子層沉積(ALD)是一種可以將物質以單原子膜形式一層一層的鍍在基底表面的方法,每次沉積只能沉積一層原子。沉積層具有極均勻的厚度,這一特點在微電子和深亞微米芯片技術的發展中顯得極為重要。

MLD和ALD都是在芯片制造過程中是常見的薄膜制備方法。在存儲設備中,由于3D NAND存儲器件的3D結構需要高度的工藝變異性控制,ALD非常合適用于在存儲器孔的側壁上形成介電膜。

在FinFET中的薄柵極側壁的間隔物必須形成極其均勻的厚度并沒有小孔。ALD能把控制柵極和三維鰭結構分開,是沉積該層的絕佳方式。

圖片來源:雪球資訊

當前摩爾定律逼近極限,行業者紛紛尋找下一代半導體發展方向之時,由三星支持的Kim教授團隊取得的這一突破,無疑給半導體產業發展帶來曙光,而對于三星來說意義也是非同尋常的,在二進制半導體時代,三星無疑是產業霸主,在未來的三進制半導體時代,三星也將持續引領產業走向。